[System Verilog] Overview – 2 control flow
특정 condition이나 loop로 System Verilog의 flow를 control 할 수 있습니다….
-
-
AMBA – 3 AXI overview
AXI(Advanced eXtensible Interface)는 high performance, high frequency system에서 사용하는 bus로,…
-
[System Verilog] Overview – 1 introduction, data type
시스템 베릴로그(System Verilog)는 기존에 하드웨어의 동작을 기술함으로써 반도체 설계에 사용되는…
-
[Verilog] UART RTL design 3
이 글로 UART RTL design을 마무리하겠습니다. 관련 글 ✅[Verilog] Simulation…
-
[Verilog] UART RTL design 2
이전 글에 이어서 UART RTL design을 계속해 보겠습니다. 관련 글…
-
[Verilog] UART RTL design 1
이번에는 간단한 통신 IP인 UART(Universal Asynchronous Receiver/Transmitter)를 설계해보겠습니다. 관련 글…
![[Verilog] UART RTL design 2](data:image/svg+xml,%3Csvg%20xmlns='http://www.w3.org/2000/svg'%20viewBox='0%200%20768%201289'%3E%3C/svg%3E)
