[RTL] 나란히 가는 async FIFO 두 개, 왜 하나로 합쳤나
async FIFO는 클록 도메인을 넘는 데이터 경로의 정석입니다. 한 번…
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[RTL] 블록 담당에서 SoC 통합으로: wrapper를 만들며 배운 것들
블록 하나를 설계하고 검증까지 마치면 꽤 큰 산을 넘었다고 생각했습니다….
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[RTL] 처음 ECO를 맡았을 때 알았으면 좋았을 것들
RTL freeze가 끝나면 RTL 엔지니어의 일도 거의 끝났다고 생각했습니다. 합성과…
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[RTL] Register Slice의 3가지 선택지
Timing Report에 빨간불이 들어오면 당장 레지스터를 하나 더 넣어서 경로를…
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AI Architecture 16. 메모리 계층 구조(Memory Hierarchy): 데이터 이동 비용 최소화 전략
지난 포스팅(Systolic Array)에서 우리는 수만 개의 연산기(PE)가 맞물려 돌아가는 강력한…
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FPGA 실전 설계 – SAIF 파일로 전력 소모량 찾기
저전력 AI 반도체 스타트업에서 NPU를 설계하다 보면, “최소한의 전력으로 최고의…
![[RTL] Register Slice의 3가지 선택지](data:image/svg+xml;base64,PHN2ZyB4bWxucz0iaHR0cDovL3d3dy53My5vcmcvMjAwMC9zdmciIHZpZXdCb3g9IjAgMCA1ODkgMTA2IiB3aWR0aD0iNTg5IiBoZWlnaHQ9IjEwNiIgYnYtaW1nLXVybD0iaHR0cHM6Ly9ydGxlYXJuZXIuY29tL3dwLWNvbnRlbnQvdXBsb2Fkcy9hbF9vcHRfY29udGVudC9JTUFHRS9ydGxlYXJuZXIuY29tL3dwLWNvbnRlbnQvdXBsb2Fkcy8yMDI2LzA5L2ltYWdlLmpwZy5idi53ZWJwIiBidi1yZXNpemVkLWluZm9zPSJZblpmY21WemFYcGxaRjl0YjJKcGJHVXVhbkJuT2pRNE1DbzROanRpZGw5eVpYTnBlbVZrWDJsd1lXUXVhbkJuT2pVNE9Tb3hNRFk3WW5aZmNtVnphWHBsWkY5a1pYTnJkRzl3TG1wd1p6bzFPRGtxTVRBMiI+PC9zdmc+)
