[Verilog] Simulation 환경 세팅 (EDA playground, Icarus verilog)
이 글에서는 HDL 중 하나인 베릴로그(verilog)의 개요와 simulation 방법에 대해…
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[LIN] 3 IP 검증(verification)
몇 달에 걸쳐 진행된 LIN controller IP RTL 설계가 끝나서…
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[LIN] 2 Schedule table 설명
LIN은 overload를 막기 위해 schedule table을 통해 모든 통신을 진행합니다….
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[FPGA] VIO 사용 가이드, pin test
VIO를 사용한 FPGA test의 필요성 FPGA 검증에는 변수도 많고 여러…
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[FPGA] Block memory 모듈 설정 및 사용 가이드
FPGA 합성 시에는 clock wiz(DCM)와 마찬가지로 memory도 vivado에서 block memory로…
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[FPGA] DCM 모듈 설정 및 사용 가이드
DCM(digital clock manager)은 Vivado에서 생성할 수 있는 clock generator로 유저가 원하는 주파수의 클럭을 생성할 수 있습니다. 그러면 FPGA를 위한 clock generator는 어떻게 만드는 것인지 알아보겠습니다.
