[RTL] RTL 산술 연산: 비트 확장, 포화 연산, 그리고 반올림
RTL 설계를 하다 보면 wire [7:0] a, b, c를 선언해…
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[RTL] SDC, Timing Constraints 입문
“내 코드는 완벽한데 왜 칩이 동작하지 않을까?” RTL 시뮬레이션에서는 아무런…
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[RTL] RTL Valid-Ready Handshake와 Skid Buffer
RTL 설계를 하다 보면 필연적으로 ‘딜레마’에 빠지는 순간이 옵니다. “타이밍(Timing)을…
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[SRAM 3편] ASIC 설계자의 SRAM 선택 가이드: HDE vs HSE, HVT vs RVT
RTL 코딩이 끝나고 기능 검증(Simulation)까지 마쳤다면, 이제 설계는 물리적인 세계(Physical…
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[SRAM 2편] 실전 SRAM Verilog! FPGA vs ASIC 차이점 분석
지난 1편에서 SRAM의 포트 구조와 기본 개념을 다뤘다면, 이번에는 ‘실전…
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[FPGA] Timing Violation 해결: False Path와 Multicycle Path
Vivado에서 Implementation을 돌렸는데, WNS (Worst Negative Slack)가 음수로 Design Timing…
