[SRAM 2편] 실전 SRAM Verilog! FPGA vs ASIC 차이점 분석
지난 1편에서 SRAM의 포트 구조와 기본 개념을 다뤘다면, 이번에는 ‘실전…
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[FPGA] Timing Violation 해결: False Path와 Multicycle Path
Vivado에서 Implementation을 돌렸는데, WNS (Worst Negative Slack)가 음수로 Design Timing…
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[SRAM 1편] SRAM의 기본 개념과 Port 구성 정리 (Single, Simple, True Dual)
디지털 회로 설계(Digital Design)에서 로직(Logic)만큼이나 중요한 것이 바로 데이터를 저장하는…
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[RTL] Fan-in과 Fan-out: timing issue의 숨겨진 주범과 해결책
RTL 설계를 하다 보면 기능적으로는 완벽한데, 합성(Synthesis)이나 P&R 단계에서 Timing…
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[RTL] Low Power RTL 설계 기법 (Clock Gating)
최신 모바일 기기와 IoT 디바이스에서 가장 중요한 spec은 무엇일까요? 성능도…
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[RTL] Asynchronous FIFO 설계하기
지난 RTL CDC 글을 통해 우리는 단일 비트(1-bit) 신호를 동기화하는…
