[Verilog] UART RTL design 1
이번에는 간단한 통신 IP인 UART(Universal Asynchronous Receiver/Transmitter)를 설계해보겠습니다. 관련 글…
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[Verilog] Timer RTL design
이번에는 APB interface와 counter를 이용해서 간단한 Timer를 설계해 보겠습니다. 이전…
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[Verilog] 실전 2 – APB interface design
그럼, 이제 본격적으로 APB interface를 설계해 봅시다. Interface의 개요와 검증을…
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[Verilog] 실전 1 – APB interface intro, BFM
이제 Verilog 실전으로 들어가 봅시다. 목표는 APB interface가 무엇인지, 또한…
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RTL design engineer 업무
석사 과정 동안 반도체 공정 및 소자 연구를 진행했지만, 직무를…
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[Verilog] 문법 2 – 인스턴스(Instantiation), 플립플롭(Flip-Flop)과 래치(Latch)
지난 글에 이어, verilog 문법에 대해 설명하도록 하겠습니다. 관련 글…
