[RTL] SDF 파일 완벽 해부
지난 글에서 Post-Simulation(GLS)이 실제 칩의 동작을 보장하기 위해 필수적이라는 사실을…
-
-
[RTL] RTL 시뮬레이션은 완벽하지 않다: Post-Sim(GLS)을 하는 이유
지난 글에서 반도체 공정의 불확실성(Process Variation)이 어떻게 트랜지스터의 속도를 바꾸고,…
-
[RTL] 공정 산포(Process Variation)와 Setup/Hold Time의 상관관계
RTL 엔지니어로서 합성을 돌리거나 STA(Static Timing Analysis)를 하다 보면 PVT…
-
[Verilog] 비동기 신호 처리: CDC와 Metastability
지난 포스팅에서 UART Rx 모듈을 설계하면서, 외부에서 들어오는 비동기 신호(Rx)를…
-
[System Verilog] Overview – 4 interface
Verilog에서는 모듈 간 통신을 위해 port를 wire로 연결했습니다. System Verilog에서는…
-
[System Verilog] Overview – 3 process, communication
관련 글 ✅[System Verilog] Overview – 1 introduction, data type…
![[Verilog] 비동기 신호 처리: CDC와 Metastability](data:image/svg+xml,%3Csvg%20xmlns='http://www.w3.org/2000/svg'%20viewBox='0%200%20727%20322'%3E%3C/svg%3E)
