[RTL] Asynchronous FIFO 설계하기
지난 RTL CDC 글을 통해 우리는 단일 비트(1-bit) 신호를 동기화하는…
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[RTL] SDF 파일 완벽 해부
지난 글에서 Post-Simulation(GLS)이 실제 칩의 동작을 보장하기 위해 필수적이라는 사실을…
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[RTL] RTL 시뮬레이션은 완벽하지 않다: Post-Sim(GLS)을 하는 이유
지난 글에서 반도체 공정의 불확실성(Process Variation)이 어떻게 트랜지스터의 속도를 바꾸고,…
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[RTL] 공정 산포(Process Variation)와 Setup/Hold Time의 상관관계
RTL 엔지니어로서 합성을 돌리거나 STA(Static Timing Analysis)를 하다 보면 PVT…
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[Verilog] 비동기 신호 처리: CDC와 Metastability
지난 포스팅에서 UART Rx 모듈을 설계하면서, 외부에서 들어오는 비동기 신호(Rx)를…
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[System Verilog] Overview – 4 interface
Verilog에서는 모듈 간 통신을 위해 port를 wire로 연결했습니다. System Verilog에서는…
![[Verilog] 비동기 신호 처리: CDC와 Metastability](data:image/svg+xml;base64,PHN2ZyB4bWxucz0iaHR0cDovL3d3dy53My5vcmcvMjAwMC9zdmciIHZpZXdCb3g9IjAgMCA3MjcgMzIyIiB3aWR0aD0iNzI3IiBoZWlnaHQ9IjMyMiIgYnYtaW1nLXVybD0iaHR0cHM6Ly9ydGxlYXJuZXIuY29tL3dwLWNvbnRlbnQvdXBsb2Fkcy9hbF9vcHRfY29udGVudC9JTUFHRS9ydGxlYXJuZXIuY29tL3dwLWNvbnRlbnQvdXBsb2Fkcy8yMDI1LzEyL2ltZy5qcGcuYnYud2VicCIgYnYtcmVzaXplZC1pbmZvcz0iTkRnd0xtcHdaem8wT0RBcU1qRXpPemd5TUM1cWNHYzZOekkzS2pNeU1qc3hOVE0yTG1wd1p6bzNNamNxTXpJeSI+PC9zdmc+)
