RRAM에 대하여 – 3 Crossbar Array 구조와 Sneak Path Current
진짜 오랜만에 RRAM에 대한 글을 쓰게 되네요, 완전히 기억속에서 사라지기…
-
-
[RTL] Fan-in과 Fan-out: timing issue의 숨겨진 주범과 해결책
RTL 설계를 하다 보면 기능적으로는 완벽한데, 합성(Synthesis)이나 P&R 단계에서 Timing…
-
[RTL] Low Power RTL 설계 기법 (Clock Gating)
최신 모바일 기기와 IoT 디바이스에서 가장 중요한 spec은 무엇일까요? 성능도…
-
[RTL] Asynchronous FIFO 설계하기
지난 RTL CDC 글을 통해 우리는 단일 비트(1-bit) 신호를 동기화하는…
-
[RTL] SDF 파일 완벽 해부
지난 글에서 Post-Simulation(GLS)이 실제 칩의 동작을 보장하기 위해 필수적이라는 사실을…
-
[RTL] RTL 시뮬레이션은 완벽하지 않다: Post-Sim(GLS)을 하는 이유
지난 글에서 반도체 공정의 불확실성(Process Variation)이 어떻게 트랜지스터의 속도를 바꾸고,…
