[RTL] Asynchronous FIFO 설계하기
지난 RTL CDC 글을 통해 우리는 단일 비트(1-bit) 신호를 동기화하는…
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[Verilog] 비동기 신호 처리: CDC와 Metastability
지난 포스팅에서 UART Rx 모듈을 설계하면서, 외부에서 들어오는 비동기 신호(Rx)를…
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[Verilog] UART RTL design 3
이 글로 UART RTL design을 마무리하겠습니다. 관련 글 ✅[Verilog] Simulation…
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[Verilog] UART RTL design 2
이전 글에 이어서 UART RTL design을 계속해 보겠습니다. 관련 글…
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[Verilog] UART RTL design 1
이번에는 간단한 통신 IP인 UART(Universal Asynchronous Receiver/Transmitter)를 설계해보겠습니다. 관련 글…
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[Verilog] Timer RTL design
이번에는 APB interface와 counter를 이용해서 간단한 Timer를 설계해 보겠습니다. 이전…
![[Verilog] 비동기 신호 처리: CDC와 Metastability](data:image/svg+xml,%3Csvg%20xmlns='http://www.w3.org/2000/svg'%20viewBox='0%200%20727%20322'%3E%3C/svg%3E)
![[Verilog] UART RTL design 2](data:image/svg+xml,%3Csvg%20xmlns='http://www.w3.org/2000/svg'%20viewBox='0%200%20768%201289'%3E%3C/svg%3E)
