RTL engineer - RTLearner

[LIN] 3 IP 검증(verification)

몇 달에 걸쳐 진행된 LIN controller IP RTL 설계가 끝나서…

LIN은 overload를 막기 위해 schedule table을 통해 모든 통신을 진행합니다….

FPGA

VIO를 사용한 FPGA test의 필요성 FPGA 검증에는 변수도 많고 여러…

FPGA

FPGA 합성 시에는 clock wiz(DCM)와 마찬가지로 memory도 vivado에서 block memory로…

FPGA

DCM(digital clock manager)은 Vivado에서 생성할 수 있는 clock generator로 유저가 원하는 주파수의 클럭을 생성할 수 있습니다. 그러면 FPGA를 위한 clock generator는 어떻게 만드는 것인지 알아보겠습니다.

오늘날의 자동차는 단순히 이동 수단이 아니라 여러 가지 기능이 있습니다. 이를 구현하기 위해서 자동차에는 내부 통신 규격이 필요한데요, 이 글에서는 LIN에 대해 정리해 보도록 하겠습니다.