RRAM에 대하여 – 5 Pulse 측정과 임피던스 매칭
많은 RRAM 연구자들이 겪는 미스터리가 있습니다. “DC Sweep으로 측정했을 때는…
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[FPGA] Timing Violation 해결: False Path와 Multicycle Path
Vivado에서 Implementation을 돌렸는데, WNS (Worst Negative Slack)가 음수로 Design Timing…
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[SRAM 1편] SRAM의 기본 개념과 Port 구성 정리 (Single, Simple, True Dual)
디지털 회로 설계(Digital Design)에서 로직(Logic)만큼이나 중요한 것이 바로 데이터를 저장하는…
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RRAM에 대하여 – 4 Forming과 Compliance Current
RRAM 연구원들이 가장 많이 하는 실수는 무엇일까요? 공정을 잘못하는 것?…
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RRAM에 대하여 – 3 Crossbar Array 구조와 Sneak Path Current
진짜 오랜만에 RRAM에 대한 글을 쓰게 되네요, 완전히 기억속에서 사라지기…
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[RTL] Fan-in과 Fan-out: timing issue의 숨겨진 주범과 해결책
RTL 설계를 하다 보면 기능적으로는 완벽한데, 합성(Synthesis)이나 P&R 단계에서 Timing…
