[RTL] Multi-Vt와 doping: 같은 gate인데 속도가 다른 이유
RTL 엔지니어가 합성(Synthesis) 결과를 분석하다 보면, 똑같은 AND2 게이트인데 이름이…
-
-
[Verilog] RTL 설계: Glitch-free Clock Mux
저전력 설계가 중요해지면서, 칩이 바쁠 때는 고속 클럭(PLL)을 쓰고, 대기…
-
[Verilog] Reusable RTL을 위한 Parameter와 Generate 정복하기
RTL 설계를 하다 보면 비슷한 기능을 하는데 비트 폭(Bit Width)만…
-
[Verilog] FSM(유한 상태 머신) RTL 설계의 정석
모든 디지털 시스템은 크게 데이터를 처리하는 Data Path와 이를 지휘하는…
-
[RTL] RTL 산술 연산: 비트 확장, 포화 연산, 그리고 반올림
RTL 설계를 하다 보면 wire [7:0] a, b, c를 선언해…
-
[RTL] SDC, Timing Constraints 입문
“내 코드는 완벽한데 왜 칩이 동작하지 않을까?” RTL 시뮬레이션에서는 아무런…
