[SRAM 3편] ASIC 설계자의 SRAM 선택 가이드: HDE vs HSE, HVT vs RVT
RTL 코딩이 끝나고 기능 검증(Simulation)까지 마쳤다면, 이제 설계는 물리적인 세계(Physical…
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[SRAM 2편] 실전 SRAM Verilog! FPGA vs ASIC 차이점 분석
지난 1편에서 SRAM의 포트 구조와 기본 개념을 다뤘다면, 이번에는 ‘실전…
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[FPGA] Timing Violation 해결: False Path와 Multicycle Path
Vivado에서 Implementation을 돌렸는데, WNS (Worst Negative Slack)가 음수로 Design Timing…
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[SRAM 1편] SRAM의 기본 개념과 Port 구성 정리 (Single, Simple, True Dual)
디지털 회로 설계(Digital Design)에서 로직(Logic)만큼이나 중요한 것이 바로 데이터를 저장하는…
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[FPGA] VIO 사용 가이드, pin test
VIO를 사용한 FPGA test의 필요성 FPGA 검증에는 변수도 많고 여러…
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[FPGA] Block memory 모듈 설정 및 사용 가이드
FPGA 합성 시에는 clock wiz(DCM)와 마찬가지로 memory도 vivado에서 block memory로…
